fpga研发牛人心得总结
总结是一种事后记录方式，针对于工作结束情况、项目完成情况等，将整个过程中的经验、问题进行记录，并在切实与认真分析后，整理成一份详细的报告。如何采用正确的总结格式，写出客观的总结呢？以下是小编整理的关于《fpga研发牛人心得总结》，仅供参考，大家一起来看看吧。
第一篇：fpga研发牛人心得总结
转载注会牛人心得
宾简介：黄卉：生于1984年7月，2006年毕业于北京大学，文学与经济学双学士，北京大学优秀毕业生。2006年1-3月于日本国日吉株式会社实习，现就职于安永华明会计师事务所。2007年参加中华会计网校注册会计师考试，并于当年一次性通过5门。(会计65分、审计65分、税法7
2、经济法70分、财务成本管理66分，总成绩338分)，获网校注会二等奖学金。考试心得——-业精于勤初生牛犊不怕虎出世以来所历考试数以千计，每每笑傲考场，素来不惧。后置身象牙塔中，蔑视考试情绪甚嚣尘上，遇语言级别等社会考试，统统裸考之，竟也屡试不爽。零六年毕业入安永，初闻注会难，难于上青天，心里自然不屑，意气之下，报它五门;至于网校，也曾因好奇打开网页观其究竟，只见眼花缭乱不知如何是好，遂关闭。
对此类社会培训心里终究不屑也。遂粗略翻看教材一遍，九月参考，自信满满，未曾想铩羽而归，深受打击。都说初生牛犊不怕虎，却不料我义无反顾冲进虎口中。又见注会，又见网校次年又逢报名时，仍报五门，原因有二：一者为报仇雪恨，一洗当年全军覆没之辱;二者生性懒惰，窃想快刀斩乱麻，一劳永逸，否则明年复明年，明年何其多!既要报仇雪恨，自当悬梁刺股，卧薪尝胆，端正思想，重新做人。正当遍访好友，寻觅破敌良策之际，又闻网校良师益友颇多，可助一臂之力。疑，登录听课三五节，大呼相见恨晚。名师镇定自若，颇有大将风范。或博学多才，或幽默风趣，或循循善诱，或深入浅出，真可谓谈笑间樯橹灰飞烟灭。叹，前次若有此良师益友相助，何至于全军覆没。
服，遂谨遵教诲。自古华山一条路古人云："书山有路勤为径，学海无涯苦作舟";卖油翁亦有言道："我亦无他，但手熟尔";甚至于耐克也开始宣传"练到赢".想必不是胡说。因此即便懒惰如我，也需得勤奋起来。考前两月有余，每日必学习
八、九时，听课读书练习循环往复。若有偷懒之意，则以报仇雪恨激励之，以一劳永逸诱惑之，脚踏实地，孜孜不倦。战略上蔑视，战术上重视战术上，阶段有五：基础、联合、汇总、演习、实战也。基础：谨遵师嘱，稳扎稳打，力求面面俱到，忌囫囵吞枣，不求甚解联合：亦称小综合，比较相似相仿之内容，求同求异，加深理解汇总：亦称大综合，意为大块知识综合交叉利用，抓大放小，力求融会贯通演习：贯穿于上述各阶段之中，每遇试题必亲自上阵一战，打出个究竟方可罢休，忌边战边看题解，以为自己有能耐，其实不然;初始阶段败仗乃兵家常事，毛主席说"打得赢就打，打不赢就跑"，此处并不适用。
打得过得也打，打不过也得打，所谓置之死地而后生。战者次数众，方可对敌方脾性了然于心，有的放矢，事半功倍。战毕，无论成败都须总结经验，赫拉克利特虽有言说"人不能两次踏进同一条河流"，但若不洞悉是非成败之所以然，十之八九将淹死于同一河里。实战：战略上蔑视之，狭路相逢勇者胜，必胜。战略阵型上，众所周知，亦有五：会计、审计、税法、经济法、财管也。会计：自古以来为兵家必争之地。其战略地位，观考试全名便可略知一二："注册会计师"，而非注册审计师、注册税法师、注册经济法师、注册财管师尔。盖其自身内容庞杂，丰富多变，奥妙无穷，亦因其之于审计之基础作用举足轻重。复习时须得平心静气，戒骄戒躁，全面战与攻坚战并举，制高点各个突破，不可心存侥幸。 假若全部备战军力为十，此处须用三成。审计：内容玄妙，变化莫测，常千斤拨四两，使错气力，颇有些谋事在人，成事在天之味道。破此阵之不二法门在于会计基础深厚，职业嗅觉敏锐加之历年试题思路把握准确，其中尤以审计报告类型为最，须潜心研究各状况下之应对方法。可用一成军力。财管：须熟知财务公式及比率相互关系，达到烂熟于心之境地，方可应用自若。为达此效，须坚持不懈，不可有怕苦畏难情绪，假以时日，必豁然开朗。须用三成军力。税法：勤练兵，多演习为王道。注意事项参见战术之演习阶段。可用两成军力。经济法：记忆力之比拼，多看。窃以为一周足矣。可用一成兵力。一年河东一年河西从上法苦读两月有余，九月考毕，如释重负。及出榜之日，闻己及第，对着榜单左看又瞧，虽不及范进两手一拍当场到地，不省人事，却也是欣喜若狂，不能自己。
回想当年铩羽而归，落荒而逃，不禁唏嘘。后，询破敌秘笈者甚众，答曰：无他，唯勤奋尔。此文不文不白，若能博诸君一笑，一解读书之苦闷，间或有些许感悟，则无憾矣。07年考的是会计和税法。总共复习的时间是2个月，平均下来每天看书的时间差不多2个小时左右，最后会计是72分，税法是64分。会计：最大的体会就是，一定要听张志凤的课，平时的辅导班根本不用报，听网校的足够了，可以下载下来反复听。张志凤的特点就是对准则的解释很多，非常有助于对会计处理的理解。他讲的最好的几章就是：长期股权投资，企业合并以及合并会计报表。这些对做大题目特别有帮助。当然，张志凤的课重点突出，但是有些细节方面容易疏漏。而徐经长是博士出身，理论功底很扎实，讲得非常细，但我没有全听过，只听过他的所得税课件，感觉还是很细的，如果，有足够的时间，同时没有会计基础，还是先听徐经长的课比较好，但是，张志凤的那个经典3章是一定要听的。 至于做题，我做的轻松过关2，大章节后面的习题基本都做过，最后就是6套题，个人感觉会计还是在于理解，题目到不一定要作很多税法：没啥好说的，叶青的课件足够了。对于税法，除了做题还是做题，最后冲刺的时候，差不多做了10套模拟题。08年这次考得是审计(65分)、财管(72分)和经济法(73分)，从5月份正式开始看，一共是4个月，平均每天3个小时吧审计听过徐永涛和杨丽萍，感觉都差不多，徐永涛更有意思，徐永涛更偏重实务一些，杨丽萍更加细致，更偏重应试。但是，个人感觉，审计的课件需要听，但因为没有实务的经验，不需要像会计那样听得很细致。题目还是要做的，我差不多也做了10套左右的模拟题目，轻松过关的题目倒是没有很仔细做过，我没有实务经验，所以还是希望通过做综合模拟题来积累，如果有实务经验的，题目应该可以做的少一些的吧。
财务管理：没的说，当然是陈华亭，虽然口音不咋的，但是课程的内容和质量还是很有才的，特别是他对概念和公式的一些总结对考试很有帮助。题目的话，我差不多也做了10套题目，轻松过关也做了一部分章节的题目，财管还是要多做题，题目做多了，考试的时候才会顺手。这次财管考试，最后的大题目几乎全错，但是前面的计算题基本全都作对，感觉和平时的练手很有关系。经济法，当然是郭守杰了，各方面的总结和重点把握都很到位。个人感觉，经济法其实还是偏重理解，而不是记法条。如果，法条都能理解，背下来其实并不难，题目也不需要做很多，一开始我准备了12套经济法模拟题，后来发现做了5套，基本每次都能及格，后来就不怎么作模拟题了，只把错的题目看看就是了。 最后，个人感觉，cpa主要还是消磨时间(当然，对于那些大牛来说，1个星期搞定一门不在话下)，所以，还是需要每天都花时间去看，不在于每天看很长时间，而在于每天都看，否则很容易前看后忘记。----会计徐经长——这老师讲课比较细致，适合初学者，容易听明白，不过，有点啰嗦，有些难点讲不太透彻。张志凤——他讲的蛮不错的，听起来不让人觉得想睡觉，说话比较形象，不过习惯了他的风格之后才比较容易听得懂。听他课的话，之前最好先看一下教材，因为他有些简单的东西不会讲的很详细。但重点把握的比较准确。题目讲的蛮清楚的。审计刘圣妮--这老师很可爱的，讲的既细致又有趣，对教材分析的很到位。
不过有点湖北口音，听听就适应了，我审计之前也听了其他几位老师的课，但觉得收获真的不大，浪费了很多时间(这么说可能有点不厚道...)财管：闰华红——我当时第一遍听的是这个老师的课，教材讲的蛮清楚的，但有点啰嗦，我不太喜欢她讲题的风格，不是很会归纳总结类型。陈华亭——这个老师我喜欢，第二遍听了他的课，不过还是有点不知道哪里的口音。。。他讲题思路很清楚，还会讲些方法，我觉得挺有用的，增强了我的信心。税法：叶青——她是个蛮有经验的老师，讲课很到位，能帮你把教材框架和知识点理得很清楚，而且她今年的串讲貌似压中了一些题目，基本上听她的课应该就够了.经济法：郭守杰——我最喜欢的一个老师啦，讲课很逗，感觉听着他的笑话就能很轻松的把知识点记牢，上他的课对煎熬的复习生活是种很好的调剂。 2008-12-19|ZT注会新教材下来之前会计的复习建议
标签：注会CPA日前，中国注册会计师协会下发《注册会计师考试制度改革工作方案(征求意见稿)》，新考试制度将于2009年正式实施，同时，现行制度将针对老考生继续实行一年。征求意见截止到9月22日，具体修改方案预计将于年底发布。其主要内容是将考试分为两个层级、新增考试科目《公司战略与风险管理》，并对实务经历提出要求。那么，2009年注册会计师考试各门课的难度是否会加大?诸多变化引起热议，笔者就此采访了某教育学院的老师。 新考试拟分两层级，科目6+1据介绍，改革方案征求意见稿主要呈现出两阶段、6+1的新变化。所谓两阶段，是指将注册会计师考试分为专业阶段和高级阶段两个级别，考生只有越过专业阶段的台阶，才能参加高级阶段的测试，只有两阶段成绩合格者才能最终获得中国注册会计师全科资格证书。专业阶段主要测试考生是否具备会计专业大学本科毕业所应具备的基础理论知识，是否具备注册会计师执业所需的基础理论知识，是否掌握基本应用技能和基本职业道德要求。高级阶段主要是对考生综合知识的考核和综合能力的测试，包括测试考生是否具备在注册会计师职业环境中能够合理、有效地运用专业知识和法律知识的能力，并测试考生保持职业价值观、道德与态度等综合能力。
所谓6+1，是指基于专业阶段的会计、审计、财务成本管理、经济法、税法、公司战略与风险管理(新增)的6项考试科目，加上高级阶段的1科综合测试，形成完整的考试科目体系。专业阶段单科成绩5年内有效，高级阶段考试科目3年内完成。专业阶段考试设6科，并在有关科目中相应增加企业、政府及非营利组织的筹划、组织、管理及其运营环境的知识，信息技术应用与评价，职业道德等基本知识。与现行5科考试相比，专业阶段考试重点测试基础理论和基本应用技能，难度略有降低，内容略有扩充。新增的公司战略与风险管理科目主要考核《中国注册会计师胜任能力指南》，要求考生具备组织和企业的相关知识。报考条件将有所收紧此外，征求意见稿对实务经历提出了建议性要求，对实务经历条件进行了限制，即考生参加最后一科综合测试，应在具有1年实务经历的基础上报考，以便更好地适应综合测试要求。 其表示，高级阶段的综合测试科目则是对考生综合能力的考查。两个层级的总体考试难度与现行考试难度相当。其次，改革方案征求意见稿建议将现行注册会计师考试相关科目的英语附加题制度及英语测试制度加以合并，与有关国家和地区会计师组织联合举办统一的英语水平测试，水平定在在英语环境中工作的能力。英语水平测试合格证书独立于注册会计师全国统一考试合格证书。英语水平测试拟于2009年实施，考生在取得注册会计师考试全科合格后才能报考。2009年新旧考试制度将并行新的考试制度拟从2009年起实施，现行考试制度在2009年继续执行1年。从2010年起，现行考试制度将废止。2009年，首次报名考生及曾报考但未通过任一考试科目者，需按新制度报考;现行制度下已通过部分考试科目的考生，可选择新旧任一制度报名参加考试。 2009年度考试结束后，参加现行考试制度考试的考生，累计通过全部5科，准予发放全科合格证书;未能取得全科合格证的考生，其仍有效的单科合格成绩自动转换为新制度下的合格科目，2010年按新考试制度参加考试。2010年，全面实施新考试制度，现行考试制度同时废止。对于正在准备或者已经参加了部分科目的学生而言，面对明年考试制度即将修改，并不会影响其考试。对此修改，考生也大多表示支持。其称。要想获取含金量高的注册会计师证书，建议考生要把握考试趋势、转变考试方式的同时，更要厚基础、重应用，特别强调的是执业现场解决问题的能力。注会新教材下来之前会计的复习建议
一、明确报考科目会计与税法和财务成本管理衔接的内容较多，经济法和审计今后将相对独立。 如果从知识衔接的角度上来讲，会计最好能结合税法和财务成本管理(审计考试结合会计的观念可能需要改变，据说循环审计要调整到非常6+1中的1里面)。因为会计中所得税最好有企业所得税相关的基础，会计中现值思想、折现率等相关内容的广泛应用也需要对于货币时间价值有更加深刻的认识，而不是简单记忆。财务成本管理的学习自然需要对会计的三大报表有很好的理解才行。经济法和审计可能会相对独立一些，尽管财务成本管理中也涉及部分经济法的内容，但是并不是考核的重点。另外经济法和审计需要记忆的东西多一些，而会计、税法和财务成本管理需要记忆与大量计算相结合，因此报考时可以把这两类适当搭配。因此，新老考生都需要根据自己的基础、已通过课程、学习时间等因素，确定2009年的考试科目，个人建议以2-3门为宜。
二、2008年会计考试反映出的新特点尽管考前基于考试制度改革，很多考生得出了可能会放水的结论，但是透过考题尤其是会计科目的考题，还是反映出了与改革方案中降低考试难度相反的内容。客观题以案例模式出题有几大优势，最主要的是出题者可以更灵活。最大限度规避了以前单项选择题综合性不强、多项选择题仅仅考核概念性知识点的缺陷。主观题尤其是计算分析题的考核也是更加的灵活，需要考生有极强的应变能力。具体来讲，2008年的考试主要有以下几个特点：1.加大对基础知识的考核力度比如固定资产相关的核算，在单项选择题和综合题中都有体现，收入的确认、外汇业务、借款费用、资产负债表日后事项、会计政策和估计变更以及差错更正等也是经常出现的传统考点。 2.考核的知识点更加深案例模式决定了在一个题目中可以综合地考核某章节甚至是几个章节的内容，任何一个细节的疏忽，都可能造成吃不透、拿不准、做不对，甚至影响后面有联系的内容。因此需要对章节的内容达到理解、融会贯通的程度，关注基础知识中的特殊处理。3.不放过非重点章节每股收益，考前很多考生认为也就是一分，直接放弃了，没想到出人意料的考了三分。股份支付的英文题目，对于英语基础不错的考生也是一个很大的打击，很容易得分的题目，因为不记得具体核算，只能是望题兴叹了。4.灵活性更强有一部分题目教材上没有详细讲解，需要看会计准则、需要结合实际、甚至需要用到财务成本管理上的内容。骂声一片之后应该是每个考生的反思，如何改变自己去适应注册会计考试对考生提出的更高的要求。
三、新教材下来之前会计的复习建议关于学习方法的论述散见各个论坛，而每位考生也都有自己的一套模式，其实无论哪种模式，适合自己最好。简单来讲就是根据自己掌握情况，合理分配考试之前的学习时间。对于零基础考生，强烈建议先听课后看书再做题最后再看书的学习过程。通过听课可以对教材的内容有个整体的认识，尤其是难以理解的知识，老师的讲解能起到事半功倍的效果。后看书则是消化老师讲解的知识以及按照教材系统学习内容的过程。做题的环节也很关键，是检验前两个阶段学习成果的最好手段，尤其适合看书、听课不知所云或者不知道学什么、怎么学的考生。最后再看书环节往往是很多考生不够重视的环节，此环节是前三个环节的补充，能够起到查缺补漏的作用。
对于有一定基础的考生，学习的顺序可以按照看书、听课(重点、难点部分)、做题和总结几个步骤进行。教材是根本，一定要系统看。听课则仅仅需要对重点章节、个人理解不好的章节有选择的听就可以。因为目前来讲很多题目可能都作过，所以此环节主要是对于一些细节的把握，尤其是做错的部分，一定要弄明白是怎么回事，达到理解和独立准确做题的标准。总结非常关键，尤其是章节之间衔接的内容，相似知识点的内容，一定要动手独立整理。考生可以按照上面的介绍，结合个人情况给自己制定详细的学习计划。当然计划是死的，人是活的，如何最大限度利用起这么一段宝贵的时间真的非常关键。坚持是对考生提出的最大的要求。新教材下来之前如果能够完成上面所说的内容，就为后面的复习备考打下比较坚实的基础，但是距离考试的要求还有很远的路要走。
不过只要我们明确目标，制定计划、有效执行，一定能在改革前夕给自己一个满意的答复!
第二篇：角色转变：从大学生到职业人心得
一个人的成长，不仅会受到社会，文化的影响，同时地域文化，生活习惯也是一个重要的影响因素。
一个人对自己的定位很重要，正所谓，在其位，谋其职，在什么位置上就该做什么事，说什么话，不能错位，越位，少做了就错位，多做了叫越位。我们应该做自己该做的，并且把他做好，这才是正确的职业定位。
作为职业者来说，我们必须认识到社会的期望，服务对象的期望和服务旁观者，同事的期望，只有在这四种期望中找到一个平衡点，特别是服务旁观者的期望，这样才能更好的成为合格的职业人。
在人们眼中，大学生应该是积极向上，乐于学习的人，而职业人应成熟稳重，敏锐负责，懂得礼仪，用自己的经验，能力做出正确的决定，对外界有很强的感知力，知道用和何种措施解决问题，应变能力强。
在大学生向职业人转变的过程中，我们应该要懂得怎么样去团队合作，不能只注重个体，团队才是力量的核心，同时我们应该从情感型转变到职业型，做事不能过于情感化，情绪化，从重成长阶段到重责任，一个职业必须吧责任放在首位，而且必须把思维方式，做事方式从思维居多，转化到行动居首，不能光说不做。
在大学生向职业人转变的过程中常见的几个问题，也是我们呢大学生应该重视的问题，比如，依恋，我们学生到职业人的转变把依恋改为独立。第二，依顺，不能等着别人分配做事，要有自己的规划。三，自卑，在职场中要有自信，畏手畏脚什么事都做不了，最后，我们应该戒掉自傲，浮躁的缺点，做一个对社会，对家庭有帮助的职业人。
第三篇：ERP沙盘模拟研发总监的实训心得[定稿]
企业经营管理沙盘
实训报告
企业名称:________ 企业成员:________ ________ ________ ________ 课程名称：《企业行为模拟——沙盘推演与erp应用》;
指导教师：
姓名：
学号：
时间：
一、实践目的
正确理解公司运营的流程;掌握基本的决策方法;进行市场的调查和需求预测;根据财务数据进行财务报表的分析;进行合理的财务筹资和融资的判断和决策;运用经济学原理进行管理学的理论运用。
二、使用环境
用友物理沙盘和电子沙盘。
三、实践内容(见报表)、
四、erp沙盘实践的心得体会
这次erp沙盘模拟我的职务是营销总监，一个礼拜的工作结束后我的感触颇多，先说说我的日常业务：①对企业的经营环境进行分析，做出市场开发决策;②根据企业的财务状况和发展方向，进行新产品开发、产品组合与市场定位决策③模拟在市场中的竞标过程，建立并维护市场地位，必要时做退出市场决策。
营销工作对企业的运营来说是一项极其重要的环节，而且作为营销总监必须准确及时地了解市场变化，取的有竞争力的市场份额，又要熟悉市场规则，做到整体把握。不能说我的建议都是对的更不能说我的建议组员们都认可采用，但是至少部分被采用的建议对企业经营还是有帮助的。在日常业务中与ceo并肩作战，商讨市场开发、定位以及新产品开发决策，必要时给予企业一个合理的建议;又要与生产总监有效的沟通，听取生产总监的规划方案，然后进行营销规划;还要与财务总监商议广告费用等支出;同时还得对各个市场上的产品需求量预测进行分析，结合产品的价格预测表对广告的投放进行安排。我自己认为营销总监在物理沙盘上所占的空间虽只有最小的一角，但是他的工作将在
一定程度上决定企业的成败。在第一盘经营中由于不熟悉操作造成了经营上的困境，但是我利用了空余的时间与其他组员一起商量下一盘的对策与方案，事先的准备果然在第二年带来了不错的成绩，但是第三盘经营我却犯了极大地错误最终导致企业难以经营下去，我的决策失误主要体现在广告费投入和分布上，同时在对市场开拓上也有不及时，没有做出及时正确预测。更重要的是第一年开始时竟然忘记了iso9000和iso14000的认证，到了第二年加投认证却以无法挽回区域老大被夺走的局面。生产线大开加上认证的问题还有就是组员内部关于决策的矛盾是最后破产的主次原因。作为营销总监我认为败局已定并没有去想如何挽回而是放弃了，无作为。
通过老师的悉心指导和自己的操作接触，我深切感受到市场是一具瞬息万变的地方，如何做好市场预测和生产销售计划是公司成败的关键问题。尽管时间不长但却让我们体验了一个企业的经营流程。以下是作为营销总监的我在这一周的模拟中所作出的总结：前两盘的开局我都是将两个iso认证全开。开发本地，区域，国内与亚洲市场。研发p1,p2,p3产品。iso全开是为了在后期更好的接单。由于本地与区域开发时间较短所以能保证p1p2产品的销售。但重点是集中在国内市场与亚洲市场和销售p3产品，选单严格依照产能。在第二盘的经营中就可以看出这些。这是个很好的决定但却没能在第三盘持续下去。第三盘开始时我们就围绕是否开发国际与p4产品展开了辩论，浪费了时间。作为营销总监的我是认为第一年必须开发国际市场，仅仅只是每年多增加了一个灰币却可以在第五年将产品投入该市场从而减轻其他市场带来的压力，且在该市场p1p2产品价位与需求一直稳定，若经营得当我将在第五年于此市场投入较大的广告费用争取老大地位;仔细看过供需价位表的同学可能会发现p4较之p3并没有明显的优势反而是开发费用高。但是这就是我所认为的p4优势，我不要求
它能赢利多少但是别人放弃了它我就可以用它来争取所有的p4订单，这是后话，我原想第二或第三年研发p4争取在第五年在亚洲及国际市场投入产品，这可以成为一支疑兵，突然出现的p4产品必将接下不少订单，至少可以对没有研发该产品的小组造成压力影响后期规划，已开发p4的小组必将与我组争夺p4的订单。多一组竞争p4那么我组在p1p2p3的压力就将减轻。若对方不为所动我组就将p4与亚洲区域市场相结合进行销售。只要前期经营正确这完全是可以做到的，但是我的计划却被我自己放弃了。
总而言之，这次的沙盘试验让我受益匪浅，给了我很大的启发与教育，让我对企业个方面有了初步的认识，也更加深了我对自己所学专业的理解,可以把平时所学知识运用到实践中去，发展了思维，得到了提高，启迪颇深。篇二：erp沙盘模拟市场总监实训心得 erp沙盘模拟市场总监实训心得
为期两天的erp沙盘模拟结束了，虽然 erp沙盘模拟实训只有短短的两天;但是就在这短短的两天里，我们已经经营一个企业六年了。在这短短的两天半时间里，我觉得我收获了很多在课堂上不曾学到的知识。我参加的erp沙盘模拟实训使我受益匪浅。我的职位是市场总监。我的主要工作是投放广告、争取订单、按单交货、开拓市场和研发产品。首先我总结一下我的工作：
1、投放广告费用。这个步骤是整个模拟至关重要的一步，俗话说万事开头难。我是根据《商业预测报告》里面提供的各种产品在未来6年里各个市场里的需求量、单价以及二者的乘积来确定产品的最佳销售市场。而我们的广告费是依照我们的产量和市场来投放的。不过，在前3年里我们在投广告费时过于保守，加上对其他公司的市场操作估计错误，导致拿到的订单少且不利。而在后3年里我们在投广告费时就比较大胆，不再那么保守，再加上国内市场和亚洲市场的相继开发成功，我们接到的订单数量相对较多，同时也成为了亚洲市场的龙头老大。
2、争取订单、按单交货。争取订单时，我们不仅仅要考虑订单上的产品数量我们是否有足够的生产力把产品生产出来;还要看订单上的账期，账期越短，资金回笼就越快。按单交货这项工作是很好完成的，因为我们小组事先已经经过非常周密的预测，所以采购总监根据预测来下材料订单，生产总监根据生产线能力进行有序的生产，订单完成时交货，获得货款。在按单交货时，我们也按照账期来交货，账期较短的订单，我们一般都先交货。
3、开拓市场、研发产品。我通过《商业预测报告》来分析市场，预测在未来几年内，市场的走向和产品的趋势，再根据分析结果，通过与财务总监的沟通，对不同的市场(本地，区域，国内，亚洲，世界)和不同的产品(p1，p2，p3，p4)以及iso9000和iso14000认证做出不同的资金投入。p1产品和本地市场是我们原本就已经拥有的。而我们小组主要的产品是针对国内市场和亚洲市场的p3产品。因此，在第一年内，我们就开始研发p3产品，进行iso9000认证以及开拓国内市场和亚洲市场。
erp沙盘模拟实训使我们在学习过程中更加接近企业实战。在短短的两天中，我们遇到企业经营中经常出现的各种典型问题，但我们冷静的看待问题，不放过如何一个转机，制定决策，共同组织实施。在参与学习的过程中极大地激发了我们学习的积极性，极大地提高了学习效力，激发学习的潜能。erp沙盘模拟对抗教学使我们身临其境，真正感受到市场竞争的精彩与残酷，体验承担经营风险与责任。在成功与失败的体验中，我们学到了市场营销知识，感受到了市场营销技巧;同时在实训中，启发我们进行换位思考，加强组员之间的沟通与理解，体验团队协作精神，从而全面提高了我们的能力。
伍静雯
200903014135 09级国际会计1班
20112年4月17日篇三：erp沙盘模拟市场总监实训心得
沙盘模拟经营总结
班级：09人力b1/b2/班
组别：a/b/c/d/e/f组 ceo： (学号: )
成员：营销________(学号: )
财务________(学号: )
生产________(学号: )
采购________(学号: )
财务助理____(学号: )
实训指导教师： 二○一二年四月
目 录
《标题1》„„„„„„„„„„„„„实验报告×××(页码) 《标题2》„„„„„„„„„„„„„团队总结×××(页码) 《标题3》„„„„„„„„„„„„„„„总裁×××(页码) 《标题4》
《标题5》
《标题6》
《标题7》
《标题8》
生产总监×××(页码) 采购总监×××(页码) 财务总监×××(页码) 财务助理×××(页码) 营销总监×××(页码) „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„
山西大学商务学院管理学院实验报告
专业 班级 小组 日期
备注：本实验报告为管理学院实验课程通用模版格式，各实验课程根据课程特点，如有特殊要求可做调整或另作附录。
总结报告(题目可自拟) b组市场总监个人总结
班级：09市场营销gb1班 姓名：严鑫
作为b组的营销总监，为期四天的erp沙盘模拟结束了，虽然 erp沙盘模拟实训仅有四天;但是就在这几天里，我们已经模拟经营一个企业六年和八年。我收获了很多在课堂上不曾学到的知识。我参加的erp沙盘模拟实训使我受益匪浅。我的职位是市场总监。我的主要工作是投放广告、争取订单、按单交货、开拓市场和研发产品。
1、企业的战略规划。
作为b组的销售总监，在第一初期，本人与ceo讨论企业在未来的五年内所有市场全部开发，主做p2,p3三个产品。并且通过iso9000与iso14000认证资格。打出多个产品多个市场的组合拳。在8组激烈的市场竞争下，利用多元化经营，进行企业的开源节流。
2、开拓市场、研发产品。
我通过“市场预测图”来分析市场，预测在未来几年内，市场的走向和产品的趋势，再根据分析结果，通过与财务总监的沟通，对不同的市场(本地，区域，国内，亚洲，世界)和不同的产品(p1，p2，p3，p4)以及iso9000和iso14000认证做出不同的资金投入。p1产品和本地市场是我们原本就已经拥有的。在第一初期，本人与ceo讨论企业在未来的五年内年内所有市场，主做p1,p2,p3三个产品。并且通过iso9000与iso14000认证资格。因此，在第一年第一季，我们就开始研发p3产品，进行iso14000认证以及所有市场研发。第二年第一季研发p2产品，继续iso9000、14000，和所有市场的继续研发。
3、投放广告。
这个步骤是整个模拟至关重要的一步，。我是根据“市场预测图”里面提供的各种产品在未来6年里各个市场里的需求量、单价以及二者的乘积来确定产品的最佳销售市场。而我们的广告费是依照我们的产量和市场来投放的。不过，在前3年里我们在投广告费时相对保守，加上对其他公司的市场操作估计错误，导致拿到的订单少且不利。而在后3年里我们在投广告费时就比较大胆，，再加上所有市场的相继开发，我们接到的订单数量相对较多，同时也成为了国内、亚洲、国际市场的龙头老大。
4、争取订单、按单交货。
争取订单时，我们不仅仅要考虑订单上的产品数量我们是否有足够的生产力把产品生产出来;还要看订单上的账期，账期越短，资金回笼就越快。按单交货这项工作是很好完成的，因为我们小组事先已经经过严谨的预测，所以采购总监根据预测来下材料订单，生产总监根据生产线能力进行有序的生产，订单完成时交货，获得货款。在按单交货时，我们也按照账期来交货，账期较短的订单，我们一般都先交货。
erp沙盘模拟对抗教学使我们身临其境，感受到了市场竞争的精彩与残酷，体验承担经营风险与责任。在成功与失败的体验中，我们学到了财务管理知识，也感受到了市场营销技巧;同时在实训中，启发我们进行换位思考，加强组员之间的沟通与理解，体验团队协作精神，从而提高了我们的交际能力。
第四篇：FPGA笔试题及答案总结
第 1 章 FPGA基础知识
1.1 FPGA设计工程师努力的方向
SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。高速串行IO的应用，也丰富了FPGA的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。 总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
1.2 简述FPGA等可编程逻辑器件设计流程
系统设计电路构思，设计说明与设计划分，电路设计与输入(HDL代码、原理图)，功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试(综合后仿真)，布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。 常用开发工具(Altera FPGA)
HDL语言输入：Text Editor(HDL语言输入)，还可以使用Ultra Edit 原理图输入：Schematic Editor IP Core输入：MegaWinzad 综合工具：Synplify/Synplify Pro，Qaustus II内嵌综合工具 仿真工具：ModelSim 实现与优化工具：Quartus II集成的实现工具有Assignment Editor(约束编辑器)、LogicLock(逻辑锁定工具)、PowerFit Fitter(布局布线器)、Timing Analyzer(时序分析器，STA分析工具)、Floorplan Editor(布局规划器)、Chip Editor(底层编辑器)、Design Space Explorer(设计空间管理器)、Design Assistant(检查设计可靠性)等。 后端辅助工具：Assembler(编程文件生成工具)，Programmer(下载编程工具)，PowerGauge(功耗仿真器)
调试工具：SignalTap II(在线逻辑分析仪)，SignalProbe(信号探针)。 系统级设计环境：SOPC Builder，DSP Builder，Software Builder。
1.3 Quartus文件管理
1. 编译必需的文件：设计文件(.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht)、存储器初始化文件(.mif、.rif、.hex)、配置文件(.qsf、.tcl)、工程文件(.qpf)。 2. 编译过程中生成的中间文件(.eqn文件和db目录下的所有文件.tdf，.hdb，.xml等) 3. 编译结束后生成的报告文件(.rpt、.qsmg等)
4. 根据个人使用习惯生成的界面配置文件(.qws等) 5. 编程文件(.sof、.pof、.ttf等)
1.4 IC设计流程 写出一份设计规范，设计规范评估，选择芯片和工具，设计，(仿真，设计评估，综合，布局和布线，仿真和整体检验)检验，最终评估，系统集成与测试，产品运输。 设计规则：使用自上而下的设计方法(行为级，寄存器传输级，门电路级)，按器件的结构来工作，做到同步设计，防止亚稳态的出现，避免悬浮的节点，避免总线的争抢(多个输出端同时驱动同一个信号)。
设计测试(DFT)强调可测试性应该是设计目标的核心，目的是排除一个芯片的设计缺陷，捕获芯片在物理上的缺陷问题。
ASIC设计要求提供测试结构和测试系向量。FPGA等默认生产厂商已经进行了适当的测试。 测试的10/10原则：测试电路的规模不要超过整个FPGA的10%，花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路的10%。
1.5 FPGA基本结构
可编程输入/输出单元，基本可编程逻辑单元，嵌入式块RAM，丰富的布线资源，底层嵌入式功能单元，内嵌专用硬核。
常用的电气标准有LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCI等。 FPGA悬浮的总线会增加系统内的噪声，增加功率的损耗，并且具有潜在的产生不稳定性的问题，解决方案是加上拉电阻。
对于SRAM型器件，路径是通过编程多路选择器实现;对于反熔丝型器件，路径通过传导线(高阻抗，有RC延时)来实现的。这两种结构都显著加大了路径延时。
1.6 FPGA选型时要考虑哪些方面?
需要的逻辑资源、应用的速度要求，功耗，可靠性，价格，开发环境和开发人员的熟悉程度。
1.7 同步设计的规则 单个时钟域：
1、 所有的数据都要通过组合逻辑和延时单元，典型的延时单元是触发器，这些触发器被一 个时钟信号所同步;
2、 延时总是由延时单元来控制，而不是由组合逻辑来控制;
3、 组合逻辑所产生的信号不能在没有通过一个同步延时单元的情况下反馈回到同一个组 合逻辑;
4、 时钟信号不能被门控，必须直接到达延时单元的时钟输入端，而不是经过任何组合逻辑;
5、 数据信号必须只通向组合逻辑或延时单元的数据输入端。 多个时钟域：
把通过两个不同时钟作用区域之间的信号作为异步信号处理
1.8 你所知道的可编程逻辑器件有哪些? PAL/GAL，CPLD，FPGA PLA：可编程逻辑阵列，一种用于大规模的与阵列和或阵列的逻辑器件，用于实现布尔逻辑的不同组合。
PLA：可编程阵列逻辑，一种逻辑器件，由大规模的与阵列和规模小且数量固定的或门组成，可用于实现布尔逻辑和状态机。
PAL：很短的交货时间、可编程的、没有NRE(非循环工程)费用 门阵列：高密度性、能实现许多逻辑函数、速度相对较快 1.9 FPGA、ASIC、CPLD的概念及区别
FPGA(Field Programmable Gate Array)是可编程ASIC。
ASIC专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
FPGA采用同步时钟设计，使用全局时钟驱动，采用时钟驱动方式在各级专用布线资源上灵活布线，ASIC有时采用异步逻辑，一般采用门控时钟驱动，一旦设计完成，其布线是固定的。FPGA比ASIC开发周期短，成本低，设计灵活。
CPLD(Complex Programmable Logic Device)是复杂可编程逻辑器件。CPLD开关矩阵路径设计的一个优点是信号通过芯片的延时时间是确定的。设计者通过计算经由功能模块、I/O模块和开关矩阵的延迟就可以 任何信号的延迟时间，并且信号沿金属线传递所引起的延迟是可忽略的。
1.10 锁存器(latch)和触发器(flip-flop)区别?
电平敏感的存储器件称为锁存器，可分为高电平锁存器和低电平锁存器，用于不同时钟 之间的信号同步。
由交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟(或者使能)信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样;一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因：
1、锁存器容易产生毛刺，
2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。 工程中的寄存器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等。 对寄存器中的触发器只要求它们具有置
1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。 寄存器的应用
1. 可以完成数据的并串、串并转换;
2.可以用做显示数据锁存器：许多设备需要显示计数器的记数值，以8421BCD码记数，以七段显示器显示，如果记数速度较高，人眼则无法辨认迅速变化的显示字符。在计数器和译码器之间加入一个锁存器，控制数据的显示时间是常用的方法。 3.用作缓冲器;
4. 组成计数器：移位寄存器可以组成移位型计数器，如环形或扭环形计数器。
1.11 JTAG信号
TCK：测试时钟输入，用于移位控制，上升沿将测试指令、测试数据和控制输入信号移入芯片;下降沿时将数据从芯片移出。
TMS：测试模式选择，串行输入端，用于控制芯片内部的JTAG状态机。
TDI：测试数据输入，串行输入端，用于指令和编程数据的输入，在时钟上升沿，数据被捕获。 TDO：测试数据输出，串行输出端，时钟下降沿，数据被驱动输出。 TRST：测试复位输入(仅用于扩展JTAG)，异步、低电平有效，用于JTAG初始化时。
1.12 FPGA芯片内有哪两种存储器资源?
FPGA芯片内有两种存储器资源：一种叫block ram,另一种是由LUT配置成的内部存储器(也就是分布式ram，distribute ram)。Block ram由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
1.13 FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
三种资源：block ram、触发器(FF)、查找表(LUT); 注意事项：
1、在生成RAM等存储单元时，应该首选block ram 资源;原因有二：使用block ram等资源，可以节约更多的FF和4-LUT等底层可编程单元，最大程度发挥器件效能，节约成本; block ram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。
2、弄清FPGA的硬件结构，合理使用block ram资源;
3、分析block ram容量，高效使用block ram资源和分布式ram资源(distribute ram)。
1.14 FPGA设计中对时钟的使用?(例如分频等)
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL，DLL或DCM，或者把逻辑转换到触发器的D输入。
1.15 Xilinx中与全局时钟资源和DLL相关的硬件原语
常用的与全局时钟资源相关的Xilinx器件原语包括：BUFG, IBUFGDS, BUFG, BUFGP, BUFGCE, BUFGMUX, BUFGDLL, DCM等。 1.16 HDL语言的层次概念?
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
1.17 查找表的原理与结构?
查找表(look-up-table)简称为LUT，本质上是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出。
1.18 IC设计前端到后端的流程和EDA工具?
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。 1：规格制定：客户向芯片设计公司提出设计要求。
2：详细设计：芯片设计公司(Fabless)根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于 system C，仿真可以使用system C的仿真工具，CoCentric和Visual Elite等。
3：HDL编码：设计输入工具：ultra ，visual VHDL等 4：仿真验证：modelsim 5：逻辑综合：synplify 6：静态时序分析：synopsys的Prime Time 7：形式验证：Synopsys的Formality.
1.19 什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求? 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门(集电极开路与非门)来实现，由于不用OC门可能使灌电流过大，而烧坏逻辑门，因此在输出端口应加一个上拉电阻。
1.20 IC设计中同步复位与异步复位的区别? 同步复位在时钟沿采复位信号，完成复位动作。
异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
1.21 MOORE 与 MEELEY状态机的特征?
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。 Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
1.22 Latch和Register区别?行为描述中Latch如何产生? 本质的区别在于：latch是电平触发，register是边沿触发。 register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。时序设计中尽量使用register触发。 行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。
比如：//缺少else语句 always@( a or b) begin if(a==1) q <= b; end 1.23 单片机上电后没有运转，首先要检查什么?
首先应该确认电源电压是否正常;接下来就是检查复位引脚电压是否正常;然后再检查晶振是否起振了。
如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试(越靠近芯片越好)。
1.24 集成电路前端设计流程，写出相关的工具。 1)代码输入(design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2)电路仿真(circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog
：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL：CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具：
ANTI HSpice pspice，spectre micro microwave: eesoft : hp 3)逻辑综合(synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
第 2 章 时序约束
2.1 时序约束的概念和基本策略
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
策略：附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。 附加约束的作用：
1、提高设计的工作频率(减少了逻辑和布线延时);
2、获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告)
3、指定FPGA/CPLD的电气标准和引脚位置。
2.2 FPGA设计中如何实现同步时序电路的延时?
首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等，但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时;对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
2.3 什么是同步逻辑和异步逻辑?
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。v异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2.4 同步电路和异步电路的区别?
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
2.5 同步设计的原则
1、 尽可能使用同一时钟，时钟走全局时钟网络。多时钟域采用“局部同步”。
2、 避免使用缓和时钟采样数据。采用混合时钟采用将导致Fmax小一倍。
3、 避免在模块内部使用计数器分频所产生的时钟。
4、 避免使用门控时钟。组合电路会产生大量毛刺，所以会在clk上产生毛刺导致FF误翻转。可以用时钟始能代替门控时钟。
2.6 时序设计的实质
电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
2.7 对于多位的异步信号如何进行同步?
对一位的异步信号使用一位同步器，而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法(多数据，控制，地址);2：特殊的具体应用电路结构，根据应用的不同而不同;3：异步FIFO(最常用的缓存单元是DPRAM)。
2.8 什么是时钟抖动?
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不
同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
2.9 建立时间与保持时间的概念?
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。 建立时间是指触发器的时钟信号上升沿到来以前，其数据输入端的数据必须保持不变的时间。输入信号应提前时钟沿T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，其数据输入端的数据必须保持不变的时间。如果hold time不够，数据同样不能被打入触发器。
不考虑时钟的skew，D2的建立时间不能大于(时钟周期Tsetup – hold
2.17 时钟周期T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件 T3setup>T+T2max，T3hold>T1min+T2min
第 3 章 RTL级设计
3.1 用VERILOG或VHDL写一段代码，实现消除一个glitch? 将传输过来的信号经过两级触发器就可以消除毛刺。
3.2 阻塞式赋值和非组塞式赋值的区别?
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中，同时执行。 阻塞赋值：完成该赋值语句后才做下一句的操作，一般用在组合逻辑描述中，顺序执行。
3.3 用FSM实现101101的序列检测模块。
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为
0
。
例
如a： 0001100110110100100110 b： 0000000000100100000000 请画出state machine;请用RTL描述其state machine。
状态分配： idle：000 st0：001 st1：011 st2：010 st3：110
3.4 用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。 reg[N-1:0] memory[0:M-1]; 定义FIFO为N位字长容量M 八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号。
3.5 用D触发器实现2分频的Verilog描述? module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule
3.6 用D触发器做个二分频的电路?画出逻辑电路? D触发器的输出Q取反接到输入，输出作为二分频输出。
显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM或PLL来实现。通过DCM或者PLL得到的分频信号没有相位差。
3.7 描述一个交通信号灯的设计。 module traffic
3.8 设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑
找零，1.画出fsm(有限状态机)2.用verilog编程，语法要符合fpga设计的要求3.设计工程中可使用的工具及设计大致过程
(1)点路变量分析：投入5分硬币为一个变量，定义为A，为输入;投入10分硬币为一个变量，定义为B，为输入;售货机给出饮料为一变量，定义为Y，为输出;售货机找零为一变量，定义为Z，为输出。 (2)状态确定：电路共有两个状态：状态S0，表示未投入任何硬币;状态S1，表示投入了5分硬币。
(3)设计过程：设当前为S0状态，当接收到5分硬币时，转换到S1状态，等待继续投入硬币;当接收到10分硬币时，保持S0状态，弹出饮料，不找零。当前状态为S1时，表示已经有5分硬币，若再接收5分硬币，转换到S0状态，弹出饮料，不找零;若接收到10分硬币，转换到S0状态，弹出饮料，找零。 所用设计工具：Quartus II，modelsim
第 4 章 名词解释
4.1 sram，falsh memory及dram的区别? sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用 flash：闪存，存取速度慢，容量大，掉电后数据不会丢失
dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。
SSRAM：Synchronous Static Random Access Memory同步静态随机访问存储器。它的一种类型的SRAM。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
SDRAM：Synchronous DRAM同步动态随机存储器。
FPGA设计中既可以用于静态验证又可以用于动态仿真的是(断言，类似于C语言里的assert，静态验证类似于程序在编译阶段就能发现错误，动态仿真是仿真阶段发现错误)3.WCDMA的码片速率是：3.84Mcps
4.2 PROM分类：
可擦除可编程的只读存储器(EPROM)：施加高压电信号编程，置于紫外线中可擦除其内容。
电可擦除可编程只读存储器(E2PROM)：高压编程和擦除。 Flash存储器：电信号对其编程和擦除。 4.3 PROM分类：
4.4 名词IRQ,BIOS,USB,VHDL,SDR
4.5 给你一堆名词，举例他们的作用。有PCI、ECC、DDR、interrupt、pipeline 中断的类型，作用。
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡 PCI：Peripheral Component Interconnect(PCI)， DDR：DoubleDataRate ECC：Error Checking and Correcting ATPG：Automatic Test Pattern Generator自动测试相量生成 CMOS：Complement Metel Oxide Semi-conduct ECO： Engineering Change Order 工程修改订单。
PCI：PCI是Peripheral Component Interconnect(外设部件互连标准)的缩写PCI是由Intel公司1991年推出的一种局部总线。最早提出的PCI 总线工作在33MHz 频率之下，传输带宽达到了133MB/s(33MHz X 32bit/8)，它为显卡，声卡，网卡，MODEM等设备提供了连接接口。
ECC：erro checking and correcting 数据校验纠错，应用在内存上 ECC内存 DDR：内存 double date rate Interrupt：中断 分为硬件中断和软件中断。硬件中断分为可屏蔽中断和不可屏蔽中断。 Pipeline：流水线采用流水线技术的CPU使用指令重叠的办法，即在一条指令还没有处理完时，就开始处理下一条指令。典型的流水线将每一条机器指令分成5步，即取指、译码、取操作数(或译码2)、执行、回写。在理想条件下，平均每个时钟周期可以完成一条指令而所谓“超级流水线处理”是将机器指令划分为更多级的操作，以减轻每一级的复杂程度。在流水线的每一步中，如果需要执行的逻辑操作少一些，则每一步就可以在较短的时间内完成。 TLB:Translate Look side Buffers，转换旁视缓冲器
apic: Advanced Programmable Interrupt Controller高级程序中断控制器. DP ual Processing双处理器
第五篇：xinix_FPGA_mcs下载总结
前面的约束、综合、实现都正常通过后，1. 执行烧录程序：右键单击“ Configure Target Device" 图标 如果从头至尾运行选择“ run all ” 如果只烧录已有文件选择“ run with current data"弹出如
下
对
话
框
，
选
2. 择OK入烧
录
工
程
：
进ISE iMPACT(M.81d) 3. 产生 PROM文件： 3.1 双击“ Creat PROM File (PROM File Formatter)” 选项，弹出
如
下
对
话
框 3.2 PROM File 设置：点击OK确认 3.3 弹出如下窗口，该窗口用途：选择创建PROM File的.bit文件。 其中.bit文件在综合、实现那些动作完成后即产生，是与工程名同名后缀为.bit的文件，即所文件。 点击OK确定。弹出选择窗口选择源.bit
文件，双击
， 弹出如下窗口：该窗口是指一个ROM可以配置多个位流文件，本项目只有一个，选择NO弹出下面窗口，点OK窗File..."口
左
侧
的
3.4 创建PROM 文件：双击工程
"
Generate 等待创建成功。工程文件夹中就会出现3.2步骤中设置好的.mcs文件--test2.mcs(本例中为test2) 4. 进行烧录： 4.1 Target 连接：先确保硬件连接正常，jtag连接OK，软件设置如下
：
双
击
"Boundary
Scan"
按
键新窗口下单击工具栏的连接图标，弹出如下窗口，点yes 4.2 烧录设置 上步选择yes后会弹出如下窗口，该窗口用来选择烧录文件为对应的device. 烧录可以往PROM中烧录.mcs文件，也可以往FPGA中烧录.bit文件。 本例中往PROM中烧录，所以在下面窗口中直接选.mcs文件，如往FPGA中烧，下面窗
口
选
“
Bypass
”
弹出窗口选“Bypass”
(往
FPGA
中烧在该步选.bit)文件 点Bypass后弹出如下窗口，作如下配置 4.3 进行烧录： 左键点击右侧PROM图标，左侧会弹出相应操作名称，双击其中的“Program” 也可以右键单击右侧PROM图标，选择“Program” 烧录开始